Package Substrate

모바일과 PC의 핵심 반도체에 사용되는 Package 기판으로, 반도체와 메인보드 간 전기적 신호 전달 역할 및 고가의 반도체를 외부 스트레스로부터 보호해주는 역할을 합니다. 일반 기판 보다 훨씬 더 미세한 회로가 형성되어 있는 고밀도 회로 기판으로, 고가의 반도체를 직접 메인 기판에 부착하게 될 때 발생하는 조립 불량과 비용을 줄일 수 있습니다.

FCCSP(Flip Chip Chip Scale Package)

반도체에 와이어 본딩을 통한 접합이 아닌 범프를 통해 뒤집어진 채로 기판과 연결되기 때문에 FCCSP(Flip Chip Chip Scale Package)라고 합니다. 주로 모바일 IT 기기의 AP(Application Processor) 반도체에 사용됩니다. 또한 Gold Wire를 사용하는 WBCSP 와 비교해 전기적 신호의 이동 경로가 짧고, 많은 수의 Input / Output를 형성할 수 있어 고밀도 반도체에 대응 가능합니다.

적용분야
모바일 애플리케이션 프로세서, Baseband 등
FCCSP(Flip Chip Chip Scale Package) 부품을 설명합니다.[구성순서 : 1.반도체 Chip에 Solder를 Bumping 합니다. 2.접합한 반도체를 뒤집습니다.(Flip) 3.뒤집은 반도체를 PCB기판에 Packing 합니다.]

주요핵심기술

1. Bumping 구조도

FCCSP의 Bumping 구조 이미지, 기판내 Bumping되어 있는 Solder Ball을 확대하여 보여줍니다.

2. μBall Bump 공법

μBall Bump 공법으로 Metal Mask에 Solder Paste를 고무롤러로 밀어 접착시키는 Conventional 공법과 Metal Mask 사이에 작은 Solder Ball을 접착시키는 Micro Ball공법을 설명합니다.

  • Available for Fine Bump Pitch
  • Good for Small Bump Risk
  • Good Quality for Bump Characteristics

기판 종류

1. EPS(Embedded Passive Substrate) & EDS(Embedded Die Substrate)

EPS/EDS는 반도체 수동소자, IC 등을 기판 내부에 내장하여 양산이 가능한 기판입니다. Decoupling Capacitor는 보통 Power Supply Voltage Level을 안정화하는데 사용합니다. IC를 기판 내부에 내장하면 패키지 크기 감소 및 두께를 줄일 수 있습니다.

EPS, EDS 기판의 단면모습 이미지.
2. ETS(Embedded Trace Substrate)

ETS는 회로 패턴이 절연재 안에 묻혀있는 형태의 회로 기판입니다. 기판은 Coreless 구조로 Cost 증가 없이 미세회로 구현이 가능하여 레이어 다운 설계에 용이(4L → 3L) 합니다.
또한 에칭 공정이 패턴 폭에 영향을 주지 않으므로, 회로 폭을 정밀하게 제어할 수 있습니다.

ETS 기판의 레이어수에 따른 단면 모습 이미지. [이미지 순서 : 2Layer Buried Trace, 3Layer Buried Trace, 4Layer Buried Trace]

Lineup

Lineup by Specification

Mass Production Sample Available
Lineup by Specification 설명 Routing Density, Build-Up Line Width / Space 등등 설명입니다.
Routing Density Build-Up Line Width / Space 7 / 8um 6 / 7um
BVH / Pad Registration 40 / 67um 37 / 60um
SRO Diameter
SR Registration
45 ± 10um 40 ± 10um
FC Bump Pitch (Peripheral) 40um 35um
FC Bump Pitch (Area) 90um 80um
Low Z-Height Core / PPG Thickness 40 / 18um 35 / 15um
SR Thickness 10 ± 4um 8 ± 3um

WBCSP(Wire Bonding Chip Scale Package)

Gold Wire로 반도체 칩과 패키지 기판을 연결하고, 반도체 Chip 크기가 기판 면적의 80% 넘는 제품을 일반적으로 WBCSP라고 합니다. Chip과 PCB 간 연결에 Gold Wire를 이용하며, 멀티 패키징이 가능하여 메모리 Chip에 주로 사용합니다. 특히, UTCSP(Ultra Thin CSP) 제품은 0.13㎜ 이하의 두께로 제품을 제작할 수 있고 Chip to PCB Connection 이 자유롭기 때문에 Multi Chip Packaging 가능하며 동일 두께의 Package 대비 고성능을 구현할 수 있습니다.

적용분야
모바일용 메모리 칩
WBCSP(Wire Bonding Chip Scale Package) 부품의 구성요소와 이미지와 Gold Wire가 칩별로 연결된 모습 이미지. [구성요소 : 1. Mold, 2.Tape Substrate, 3.Gold Wire, 4.Solder Ball, 5.Copper Trace]

Lineup

Lineup by Specification

General WBCSP Road Map of HVM / Sample Product

Mass Production Sample Available
Lineup by Specification 설명 Routing Density, Bond Finger Pitch 등등 설명입니다.
Routing Density Bond Finger Pitch 55P (25 / 12, Ni 3) (Mass Production) 50P (20 / 10, Ni 2) (Sample Available)
Line Width / Space mSAP
(Cu T 14)
12 / 16um(Mass Production) 10 / 15um(Sample Available)
ETS
(Cu T 13)
7 / 8um (Mass Production) 6 / 7um (Sample Available)
Via / Pad Size mSAP 50 / 90um(Mass Production) 45 / 85um(Sample Available)
ETS 40 / 65um (Mass Production) 37 / 60um (Sample Available)
SRO alignment ± 12.5um (Mass Production) ± 10um (Sample Available)
Min. SR Open size 45um (Mass Production) 40um (Sample Available)
Lineup by Structure & Z-Height
Mass Production Sample Available
Lineup by Structure & Z-Height 설명 Core, Layer, Pattern 등등 설명입니다.
Layer count Structure Thickness
2Layer (Mass Production) Cored (Mass Production) 80um (Mass Production) 75um
3Layer (Mass Production) Coreless (Mass Production) 80um (Mass Production) 75um
ETS (Mass Production) 120um (Mass Production) 100um
4Layer (Mass Production) Cored (Mass Production) 120um (Mass Production) 110um
Coreless (Mass Production) 110um (Mass Production) 100um
ETS (Mass Production) 160um (Mass Production) 140um
6Layer (Mass Production) Cored (Mass Production) 220um (Mass Production) 180um
Coreless (Mass Production) 200um (Mass Production) 180um

SiP(System in Package)

Package 안에 여러 개의 IC와 Passive Component가 실장 되어 복합적인 기능을 하나의 System으로 구현하는 제품입니다. 또한 PA(Power Amplifier)와 같은 제품에 사용되어, 방열 특성을 가지고 있습니다. 제품 시리즈로는 Flip-Chip SiP와 Coreless가 있습니다.

적용분야
PA(Power Amplifier), PAMID (Power Amplifier Module with Integrated Duplexer), FEMID(Front-End Module with Integrated Duplexer), SAW Filter, BAW Filter, Diversity FEM, Switch 등 각종 RF부품

특징

1. 소형화

여러 개의 IC 및 수동소자가 하나의 Module에 통합되어 Package 소형화 구현이 가능합니다.

SiP 부품 이미지와 구성요소를 설명합니다. [구성요소 : 1.SiP, 2.Die1, 3.Die2, 4.Die3]
  • 1. Sip
  • 2. Die 1
  • 3. Die 2
  • 4. Die 3
2. 얇은 박판 구현

초 박판 구동성 확보로 0.2mm 두께 기판(6층 기준) 구현이 가능합니다.

SiP의 특징인 얇은 박판 구현을 설명하기 위한 두께별로 기판의 단면도 이미지. [이미지 순서 :  0.2T 6L RF-SiP(200um), 0.27T 8L RF-SiP(270um), 10L ~, 5G 안테나 모듈]

주요핵심기술

1. Coreless RF-SiP

Coreless 공법으로 절연 두께를 낮추어 EMI(Electro Magnetic Interference) 및 Parasitic Inductance를 제어하여 신호 특성을 향상시킬 수 있으며, 이를 기반으로 Thin Substrate를 구현할 수 있습니다.

Coreless 공법을 이용해 절연두께를 낮춘  Coreless 기판과 Cored 기판의 단면도 비교 이미지. [이미지 순서 : Cored 기판(45um core), Coreless 기판(20um dielectric) *Thin substrate 구현 가능]
2. ENEPIG 표면 처리

ENEPIG 표면 처리 기술은 아래와 같은 특성을 가지고 있습니다.

1) Thin Ni ENEPIG

Bonding Pad의 Ni 두께를 감소하여 RF 특성을 개선

ENIG/ENEPIG 와 Thin Ni ENEPIG 두께 차이 비교 이미지. [이미지 순서 : ENIG/ENEPIG(Ni 두께: 5~6.5um), Thin Ni ENEPIG(Ni 두께: 0.1um)]
Ni 두께: 5~6.5um ENIG/ENEPIG
Gold, Nickel, Copper, Palladium
Ni 두께: 0.1um Thin Ni ENEPIG
Gold, Nickel, Palladium, Copper
  • * ENIG : Electroless Nickel Immersion Gold
  • * ENEPIG : Electroless Nickel Electroless Palladium Immersion Gold
2) Selective ENEPIG

동일면내 이종 표면처리가 가능(ENEPIG + OSP)

ENEPIG와 OSP를 동일면내 이종처리한 모습 이미지.  ENEPIG+OSP
ENEPIG + OSP
Lorem Ipsum, ENEPIG, OSP
  • * OSP : Organic Solderability Preservative

Lineup

Lineup by Specification
Mass Production Sample Available
Lineup by Specification Explanation Explanation for Layer Structure, Cored.
Layer Structure Cored 2L / 4L / 6L / 8L / 10L + 12L / 14L
Coreless 5L / 6L / 7L / 8L + 4L / 9L / 10L
Line Width / Space 12 / 16um 10 / 15um
Bump Pitch 130um 105um
Surface Finish Direct Au, Thin ENEPIG, Selective ENEPIG Direct Au, Thin ENEPIG, Selective ENEPIG

FCBGA(Flip Chip Ball Grid Array)

고집적 반도체 칩을 메인보드와 연결하기 위한 고밀도 패키지 기판입니다. 반도체 칩과 패키지 기판을 Flip Chip Bump로 연결하며, 기판 회로의 미세화 및 고다층에 따른 층간 미세 정합이 요구되고, 특히 High Performance Computing 대응을 위해 Large Body Size, 고다층 (~75x75㎜, 20L) 기술을 요구합니다.

적용분야
CPU, GPU, Server CPU, AI Accelerator, Automotive, Network, Game Console, D-TV
FCBGA(Flip Chip Ball Grid Array) 부품의 구성요소 [1.Solder Ball, 2.Solder Bump, 3.Pattern, 4.Chip]

Lineup

FCB는 Standard Core, Thin Core 제품이 있습니다.
Mass Production Sample Available
Lineup FCB 설명 Core Thickness, Line Width/Space Bump Pitch(Mass Volume) 설명입니다.
Core Thickness (um) Line
Width
/Space
Bump
Pitch
(Mass
Volume)
Layer Counts
4L 6L 8L 10L 12L 14L 16L 18L 20L 22L
Standard Core 1200 9 / 12um
90um
                   
800                    
600                    
400                    
Thin Core 250 9 / 12um
100um
                   
200                    
100                    

*um은 ㎛을 의미합니다.

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